HV的结构与原理–DDDMOS or LDMOS?-《芯苑》

最近一个月忙着学摄影的后期制作,一直没顾着更新《芯苑》了,希望大家不要失望~

还是从基础的器件讲起吧,前面的器件部分都是讲的普通的LV器件,结构比较简单源(S)、栅(G)、漏(D)和衬底(B)四个端子,配合LDD和Spacer防止短沟道效应,差不多就可以讲完了。然而,这些普通的器件只能撑比较低的电压,比如1.8V/3.3V/5V(取决于你的technology-node)。而到了高电压驱动的时候,我们的结构必须要有所改变才能满足高压需求。

在讲结构之前,先讲简单的原理,也是便于理解后面的结构吧。我们知道MOS的击穿电压是在Drain加高电压,其他三端接地,直到击穿(@1uA)为止,所以它可能有三个通道:to Source,to Gate, to Substrate。通常到衬底的PN结雪崩击穿是我们想要的,而到源极的穿通(punch)和栅极的栅氧击穿都需要尽量避免。

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在LV时代,我们可以通过增加Anti-punch Through implant或者增加沟道长度来防止穿通,而在高压时代那点沟道长度根本不够PN结耗尽宽度延伸,所以靠沟道调整根本无济于事,所以必须要使得电压在到达沟道的时候已经很低了,所以必须要有一个漂移区(Drift region),而且这个漂移区也同时拉长了Drain到Gate末端的距离,使得Drain到Gate击穿电压提高,这样就解决了两个端子了,还有一个衬底的PN结击穿,这个从比较简单的PN结理论就可以得到,提高PN结雪崩击穿电压就需要降低PN结两边的掺杂浓度,所以一般会有HV-Well以及DDD-implant (Drift drain or Graded-drain),而这样组成的device就是最早期的DDDMOS(结构如下图)。

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然而这样的DDDMOS最致命的弱点是Isub的double peak问题,我们传统的LVNMOS的Isub-Vg都是只有一个peak,而在DDDMOS结构中将传统的LDD换成了DDD结构(Graded Drain)包围了N+,所以会有一个经典的问题就是Isub double peak问题(如图),根据US专利描述(US6963109-B2),如果为了提高Drain端PN结击穿电压,所以需要降低DDD的浓度,可是有出现了Isub两个峰值的问题,虽然第一个峰值较传统的Isub降低了,可是当Vg升高时,第二个峰值比原来更高了,也就是说在high Vg的时候Isub过高,所以在high Vg的时候反而BV撑不上去。所以这也是个Low Vg和High-Vg下BV的trade-off的问题。其实这个就是经典的"Kirk-Effect",造成double peak的主要原因就是随着Vg的升高,栅极控制的沟道内强电场移动到沟道外的N+边缘导致的。(不过我曾经看过2008年一期半导体学报,说是不是强电场移动,而是N+边缘又出现了一个强电场区与沟道强电场并存,称之为双强电场模型。)

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正是由于DDDMOS有kirk-effect的致命问题,所以它的应用非常窄,理论上限制在20~30V以下,实际上一般在18V以下的Application才会用,而到了20V以上几乎都要用新的结构,也就是LDMOS(Lateral Diffused MOS)了。那么LDMOS做了什么改变可以撑高压呢?

1、场板(Field Plate):由于上面讲到的栅极末端电场的影响,导致沟道末端的漂移区表面电场收敛集中在poly edge,所以很容易在此处发生击穿,于是在Poly edge下面垫一个FOX/STI的Oxide,这就是场板结构。

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这样的结构就会使得耗尽区表面电场比较分散,有利于提高耗尽区宽度,所以提高了击穿电压,并且进一步抑制了Kirk-Effect导致的末端电场峰值向N+边缘的移动,所以Isub的双峰效应会得到控制。所以改变场板长度可以改变Isub的performance,根据实验和仿真结果看,当增加场板长度时,可以分散靠近栅氧一端的较大电场,进而降低靠近栅氧端以及场板下面的碰撞电离。但是一味的增大会导致漏端区域的电场增加带来的碰撞电离几率的增加,这是因为等势线开始往漏端弯曲导致,当然你也可以把整个FOX拉长,提高漂移区长度,但是牺牲的是Rdson。所以还是Trade-off。

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所以场板(field plate)最直接的就是对表面电场的影响带来的碰撞几率变化,而进而影响到Isub的performance。最后来一张我曾经做过的实际的场板尺寸以及漂移区长度对Isub的correlation吧。

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2、RESURF(REduced SURface Field):这个应该算是HV器件(LDMOS)比较经典的东西了,真正可以balance BV和Rdson了,鱼和熊掌兼得了。

先看下结构吧,它一定要满足两个PN结的结构,一个横向的P+/N-EPI和一个纵向的N-EPI/P-SUB。

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如果没有RESURF,单纯看上图,在P+和N+两端加高电压的话,我们认为BV一定发生在第一个横向的PN结那里(如下图)。这应该比较好理解,只有它是反偏的,所以电场都是加在了这个反偏的PN结耗尽区两边直到雪崩击穿。

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然而,由于衬底是P-,而漂移区是N-,所以P-和N-都是低掺杂,所以耗尽区宽度很宽,那么如果我控制N-的EPI厚度或者控制P-/N-的junction两边的浓度,使得N-那边的耗尽区延伸到Si表面,那么P+/N-的横向PN结的耗尽区是不是自动就被拉到了N+/N-边缘了?所以P+/N-的电场是不是就被拉低了?BV自然就升上去了。---太有才了!

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3、Guard-Ring(保护环):这个以后再说吧!

最后再来说一个LDMOS在应用上的主要考虑点,安全工作区(SOA:Safe Operation Area)。尤其在BCD的工艺中,除了常规的BV和Rsp(specific on-resistance)在性能上的追求之外,这个几乎是致命的选择,因为它直接决定了器件的可靠性。所以每家FAB提供的BCD的手册里面必须很明确规定每个LDMOS的SOA范围对应的寿命供客户选择。(BV,Rsp,SOA几乎是BCD设计选择的金三角理论)

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什么是SOA?它主要定义漏源之间最大电压和最大电流的极限以满足安全工作的功率范围,典型图如下:

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1、Resistance:这就是Rdson了。

2、最大电流:这就是Idsat;

3、最大电压:这就是BV;

4、最大功率:这就是电压和电流的积分了,也就是功率。但是它是在normal switch下并且考虑了self-heat效应的。上图中“4”的最大功率有好几条线,主要取决于你所加的功率持续的时间是多久,因为heating累积导致的decade是不一样的,取决于你的Pulse Width。先给一张图说明一下经过heating累积后I-V曲线decade的状况,下图可以看出随着stress时间的延长,Isat是在衰退的。

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接下来,我们研究一下如何评估这个SOA?主要依靠一个叫做TLP(Transmission Line Pulse)的测试来评估LDMOS寄生的BJT trigger Snap-Back的条件(Snap-back原理请参阅我前面讲的章节)。影响SOA功率极限有两个Factor,一个是雪崩击穿的电流,一个是Self-heating的电流。一般的功率MOSFET主要问题来自于Self-heating带来的thermal instability,温度越高晶格散射越厉害导致载流子迁移率下降,所以Isat是在下降的。所以此时我们的SOA的功率极限应该由self-heating的因素被dominate了。所以如果我们要提高我们的pulse width (100ns or 100ms),也就是需要延长我们的self-heating,所以功率极限自然要降低,所以上图中“4”的功率极限的那条线需要往里挪位置了,尤其是在大面积的Power MOSFET,这个更应该需要考虑。

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在实际的制程里面,比较难的地方在于,Drain和Source以及Bulk的电阻都是正温度系数,而Drain和Source电阻升高对于雪崩击穿是好事。但是Bulk电阻如果也跟着升高呢?那么它就很容易trigger Bulk-Source的PN结正向导通,导致寄生的BJT开启而发生Snap-back,所以雪崩击穿和寄生的BJT的Snap-back又是和温度的折衷平衡了。

好吧,Power MOSFET就讲到这里吧,随着低功耗要求的越来越苛刻,PMIC依然很火,而PMIC的精髓就在于BV、Rsp、SOA三者之间的折衷选择,如何得到三者的最佳才是业界最强。

 

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