HKMG: High-K Metal Gate–The Road so far!-《芯苑》

小平,兑现你的第一个承诺,敬上此篇!希望你的SMIC之路为你开启“芯”篇章。

首先普及一下,HKMG其实讲的是两个东西,一个是High-K,一个是Metal-Gate。前者是指栅极介质层,后者指栅极电极层。不要以为是一个东西!

自从1958年IC问世以来,随着半导体制程技术的演进,晶体管尺寸一路Shrink/Scaling。而随着尺寸的Shrink/Scaling,必然伴随新的技术或材料的使用才能一次次突破摩尔定律的极限,满足新的器件物理或电学特性,此处仅以栅极详述其发展历程。

MOSFET问世之初都是Al栅 Metal Gate,那个时代都是先做Source/Drain,然后长GOX,再做Metal-1,而Metal-1同时也做Gate电极。因为在Metal-栅极SPUT的时候GOX是裸露的,所以特别concern SPUT的时候产生的Qss,所以一定要用低温铝溅射,接下来的问题就是先做源漏再做栅极(Gate-Last),早期比较low的机台没办法保证Overlay,所以没办法之下只能让Metal-1和Source/Drain的Overlap(交叠) 0.5um,所以Source/Drain和Gate的Overlay电容是很大的。这就是早期的Metal Gate,它也是一种Gate-Last制程!

后来到了1.0um时代,因为无法忍受Gate和S/D的Overlap,所以不得不采用Gate-First工艺,先做Gate再做Source/Drain,但是如果继续使用Al-栅Metal Gate的话,问题就来了!Source/Drain的PN结半导体掺杂必须在800度才能激活,而铝的熔点低于600度,不得已换成了Poly。这就是我们现在6/8寸工厂主流的Poly-Gate工艺,适用于亚微米、深亚微米工艺,而栅极氧化层此时还一直都是SiO2,只是经历了干氧到湿氧的演变,再后来发展到掺N2O氧化也就是演变到28nm的SiON栅极介质层。(当然期间的变革继续经历了Amorphous、Flat-poly、以及POCl3掺杂或注入掺杂等,本文不细述)。

而当半导体继续沿着摩尔定律scaling down的时候,GOX也必须要Scaling-down,可是到了纳米制程的时候,GOX已经shrink到了20A以下,几乎跟Native oxide差不多了,而且这么薄的GOX栅极漏电也是非常之大。首先这个GOX的quality很难控,随便在空气里放一下就长出来了,这还不是最关键,最关键的问题在于EOT(Equivalent Oxide Thickness),也就是我们WAT测试的TOX,在Vt需要很低的时候,也就是Gate的跨到需要很大,必须要EOT很小才能实现Gate对衬底电流的控制能力,可是即使我们千辛万苦把GOX控制在20A以下,但是不要忘了我们的栅电极还是掺杂的Poly,它在加电的情况下掺杂会re-distribution,导致靠近GOX附近的Poly逐渐耗尽,所以耗尽的Poly自然就算到介质层去了(因为不导电了),这就是著名的Poly Depletion效应。所以EOT等于物理GOX厚度加上耗尽的Poly厚度(3~4A)。当GOX厚度薄到极致的时候,EOT的dominate就是Poly耗尽层了。所以当制程走到纳米以下(<=45nm)的时候就必须要回归到Metal Gate来避免Poly Depletion效应。

 

在引入后面的的文章之前,我还是需要说一点,就是Vt。我们CMOS制程都需要NMOS和PMOS的Vt是匹配的,但是不管是Metal-Gate还是0.35um以上时代的Poly-Gate,都面临一个问题叫做功函数差,所以NMOS和PMOS永远都是有一个Gap。直到0.25um及以下时代,NMOS用N-Poly,PMOS用P-Poly才解决了功函数带来的Vt不匹配问题。

接下来的问题是:到了纳米时代的Metal-Gate我们到底是要Gate-First还是Gate-Last呢?前者有很好的自对准(self-align)效果减少寄生Overlap电容,但是会有功函数带来的Vt问题(除非在Gate电极上cap一层材料补偿功函数,但是工艺极其复杂,带来Photo/ETCH、还有PR Strip都会不可避免的带来charging),虽然工艺简单成熟,但是还有问题就是后面Source/Drain的退火很容易导致PMOS Vt漂移,而且对金属栅极的热稳定性要求很高。而后者(Gate-Last)没有功函数问题而且对金属栅极的材料要求没那么高,但是会有OVL问题这个可以通过先进曝光设备解决。这就是业界炒得很火的“Gate-First” (IBM为首的AMD, GF, Samsung)和“Gate-Last”(Intel、tsmc)两大阵营。“Gate-First”咬牙死撑,到了22nm他们还是不得不退回到“Gate-Last”阵营。但此时我们的Gate-Last已经成熟,客户自然就跟我们走了!(Gate-First和Gate-Last在Design/Layout上差异很大,所以同系列产品过渡风险很大)

好了,切入正题吧,先讲High-K。什么叫high-K材料?简单点就是一种可以替代SiO2做为栅氧的材料,它具有好的绝缘特性以及更高的电容。什么叫“K”?他是希腊字母“Kappa”,它就是介电常数,它的工程意思材料存储电荷的能力(类似海绵和木材都可以吸收水分,但是能力有差)。

在讲High-K之前,顺便提一下栅极介质层的SiON,这个就是从GOX掺氮来的,也是High-K的前身,但是走到28nm已经是极限,栅极漏电已经不可忽略。但是它的制程技术可以继续沿用传统的栅极氧化层,所以它的cost比较小,所以适用于那些移动终端对漏电不那么concern但是对cost特别care的客户(28LP),而到Advanced应用的时候,就出现了28nm High-K了,也就是28HP。

有了high-K既保证了可以存储足够的电荷,又保证了漏电不会太高 (SiO2如果要保证存储电荷,就必须降低厚度,到了90nm的GOX是12A)。漏电降低超过100倍,电容提高>60倍。

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那主要的high-K的material集中在介电常数为7~30的材料,超过30就是"Higher-K"了。最早的high-K是Barium Strontium Titanate (BST)和Lead Zirconium Titanate (PbZrTiO),但是这种电容值太高,而bandgap又太小,所以无法做栅极介质层,所以被放弃至少是暂时放弃。后来人们逐渐开始研究~10~30的介质层,最早是Tantulum Pentoxide (Ta2O5)和TiO2,在短沟都可以做到10A,但是它主要是热稳定性不好,而且他们的势垒高度很低,所以栅极漏电也不好。逐渐,人们研究high-K必须满足下面条件,

1) K必须10~30

2) Bandgap>5eV

3) 与Silicon接触的热稳定性要好,且Interface State要低。

4) 与上面的栅电极材料的界面态要好. (Avoid Femi-Level Pinning)

5) 必须可以<10A

6) 材料特性要好。

最后胜出的high-K材料是元素周期表里面的镧系(第57号元素镧到71号元素鎦15种元素的统称)元素氧化物: Hafnium Oxide (HfO2) and Zirconium Oxide (ZrO2) ,以及后来他们的硅酸盐。HfO2甚至还能跟Poly有比较好的电学特性。但是ZrO2稍微差点,主要是Poly沉积的时候发生了硅化(Silicide)反应。所以最后胜出的是HfO2,主要是先有了high-K后有了metal-gate,不知道ZrO2与Metal Gate结合效果如何。

那么high-K的process是如何实现的呢?它是分子层沉积的,每一层分子沉积完在沉积另外一层物质化学反应生成,然后一层一层累积沉积。

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当然我们刚刚讲了,high-K必须要与上面的电极界面要好,还要与下面的Si界面也要好,这应该很难吧,所以在主流的制程里面都在上下各给一个Cap Layer做过渡层(~1nm)。重点讲下上覆层(Top Cap),如果是Gate-First制程,因为金属一次成型了,功函数差就没法调整了,所以人们就开始在上覆层上下功夫,NMOS用10A的La2O3,PMOS用Al2O3。所以需要先La2O3的Photo/Etch,然后plasma去光阻的时候会损伤La2O3,所以process非常难控制。但是在Gate-Last工艺里就简单多了,直接用一种上覆层,而自由调配NMOS和PMOS的不同功函数的Gate Metal来匹配Vt值。

好,接下来我们来讲Metal-Gate。我们前面讲了Poly主要有depletion效应无法降低EOT<10A,所以无法提升栅极控制沟道的能力(跨导),所以我们不得不采用Metal金属栅极。而业界对于Metal-Gate的材料研究就更多了,有Ti,W,TiN,TaN,TiSiN,钼(Mo),MoN,MoSiN,HfN,HfSi。我们前面也讲了,每种材料都有自己的功函数,如果我们NMOS和PMOS都用一种Metal Material,那不可避免又会遇到功函数不匹配造成的Vt不balance,怎么办?所以针对NMOS和PMOS我们必须选用不同功函数的Metal-Gate材料。是不是很讨厌?没办法,干半导体就是这么累,呵呵。

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再者,High-K天生就该和Metal Gate搭配吗?不能和Poly-Gate搭配?答案当然是不可以!首先,High-K材料和Poly的界面之间不匹配会产生费米能级钉扎效应(Femi Level Pinning Effect),而这个能级会拉高MOSFET的开启电压。第二个原因是poly和High-K搭配会导致沟道载流子迁移率下降,原理我也看不懂好像叫什么Surface Phonon Scattering,貌似在反型区更明显防止了Vt失谐。《Advanced Metal Gate/High-K Dielectric Stacks for High-Performance CMOS Transistors 》--Intel, Robert Chau

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最后再讲一下high-K的不利吧,天下永远没有免费的午餐,做半导体永远都是在做trade-off,取其利、补其短、实在不行就贴膏药,而high-K主要的问题就是载流子迁移率会降低,所以后来又引入了Strain Silicon来提高迁移率等等。

才发现,我之前有一篇《Gate Dielectric》也有很多介绍High-K的部分,大家可以一起结合学习。

http://www.eeworld.com.cn/manufacture/2010/0722/article_3888.html

http://electroiq.com/blog/2010/03/integrating-high-k/

http://www.csdn.net/article/1970-01-01/290663