后摩尔时代(MtM)-《2.5D/3D封装》-《芯苑》

从半导体问世以来,一直都是中规中矩的遵循着摩尔定律,在前端制造技术上一直shrink。然而一条路走到死终归会撞南墙!随着sub-100纳米技术的演进,我们已经挑战了无数的难题,诞生无数的新技术(HKMG, FinFET)新材料(SOI, GaN,Low-K),已经push到了极限。但是制造走向了极端不代表技术的终点,传统的技术挑战都是在二维空间做尺寸的shrink或者scaling down (不过FinFET已经发展到了3D了,把gate做到了垂直面上),这就是摩尔定律给我们思维的禁锢,让我们半个世纪只知道默守陈规,终于走不下去了。

传统的制造和封装技术,都是在单一芯片上做文章,唯一能做的就是把所有的系统和模块都做到一个芯片上去然后封装起来,这样的芯片叫做"Monolithic Die"。可是随着集成度越来越高,复杂度也越来越大,且不说能不能做得到,但是电路复杂金属互连总会复杂吧?自然就会带来RC-delay。而且集成度越高cost也会越高。但是实际上很多Analog和Passive的东西本身没法shrink而且面积也很大,所以如果也把它兼容到Advance technology其实吃力不讨好,但是又不能把它分成两个IC放在电路板上(会导致互连更长),所以就衍生出2in1封装技术,也就是在同一个封装基板上封装2个不同制造技术的芯片(如一个0.35um,一个90nm的)。这就是早期的2.5D的封装技术,它也是3D技术的前身。2.5D/3D技术的发展很大程度上的驱动力来自于存储器,以前很多的处理器或者多媒体都非常讲究速度,如1980年到1986年间处理器速度提升了35%,但是实际上DRAM的data access时间每年只提升了7%,主要就是因为增加了缓存(Cache),已现行主流CPU来讲,几乎50%的面积都是缓存,而这些存储器如果和CPU的逻辑运算放在一起制造,那难度几乎惊人,而且工艺线宽的要求也不一样,所以最佳的组合就是单独制造,组和封装(2.5/3D)。

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前面章节讲到的Flip-Chip和WLCSP这些应该是2D IC的经典之作了,然而新兴的2.5D/3D封装技术是沿用了Flip-Chip技术再搭配TSV(Through Silicon Via)技术将多个功能芯片(Processor+Memory)在垂直方向上连接起来,这样就可以节省约30~40%的面积,而由于纵向直接通过TSV连接则芯片间的互连距离大大减少,所以芯片速度可以提高2~3倍(<Advanced packaging-technologies>-Mckinsey)。

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还是来介绍一下3D IC的技术介绍吧,先顺便讲一下2.5D,所谓2.5D就是Die做好先不封装,而是在同一个基板上平行排列然后通过wire bond或者Flip-Chip或者通过TSV+Interposer连接到基板或interposer上。所以2.5D只能算IC封装的集成化(Side-by-Side),而真正意义的3D突出的是“堆叠(Stacked)”。

后摩尔时代(MtM)-《2.5D/3D封装》-《芯苑》所以tsmc早期的CoWoS (Chip-on-Wafer-on-Substrate)严格意义上讲应该属于2.5D,它是把逻辑芯片和DRAM芯片排列在硅介质层(interposer)上,然后封装在基板上。CoWoS是一种整合生产链技术,先通过芯片通过Chip-on-Wafer (CoW)的封装技术连接到晶圆上,然后再把CoW的芯片连接到基板上,整合形成CoW-on-Substrate (CoWoS)。好处就是面积小,传输速率快(>100Gbit/s)。主要用在Xilinx的FPGA上。

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接下来就要讲3D封装了,一提到3D一定都知道TSV,因为堆叠的上下层芯片需要互连,就是要靠“通孔”相连,而这个通孔需要贯穿整个silicon chip,所以叫做TSV (Through Silicon Via)。但是最早的3D其实也有不是TSV的,而是直接用wire bond的,只是这种互连线比较长,无法达到高性能要求而已。

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再来讲讲TSV技术,这玩意也不是什么新发明,来自于1958年William Shockley的一个专利《Semiconductor Wafer and Method of Making the Same》(US patent: 3, 044, 909),真正发表是1962年。

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TSV技术主要是通过Silicon蚀刻技术挖一个坑,然后在坑里填充导体(如Cu、W、Poly等)贯穿上下Chip,当然填充导体前需要隔离层(barrier),不然金属与Silicon接触就短路了。通常这个TSV的size肯定比FAB后段的Metal line大,一般在30倍以上,前几年大概1~2um,现在应该在0.8~1.5um,TSV深度一般在6~10um。所以Aspect Ratio约在5:1~20:1之间。尤其现在的MEMS和CIS技术,一定要用TSV技术,减少信号损失以及提高集成密度等优势。

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所以3D IC就是要靠TSV和RDL把每一层芯片连接起来,每两层芯片之间填充的介质层就是硅介质层(interposer),所以其实就是WLCSP技术的延伸吧。

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那么3D IC主要的挑战是什么?一个是Warpage(<10um)问题,一个就是散热不良的(Aging Reliability)问题(150C, 1000hr)。

好了,此次3D封装到此结束,另外如果想学习InFO封装的,还是看我之前的文章(芯苑搜索“InFO”)。

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