《Silicidation》-难熔金属硅化物-《芯苑》
 随着半导体线宽的等比例缩小,从微米级到深亚微米到纳米级,由于R*C delay带来的延迟已经超过器件栅极延迟,所以电路的工作速度限制已经无法忍受,所以一条方法就是降低互连电容,比如后段介质层用Low-K的FSG等,那另外一条路就是降低互连电阻,比如90nm的时候后段就开始用铜制程了,就是这个purpose,当然前段也需要降低电阻,这就是我们今天讲的难熔金属硅化物(Silicide)。

因为我们半导体虽然通过掺杂可以降低阻值,但是它永远是半导体,即使饱和掺杂其阻值还是只能到~80ohm/sq (Rs_N+),所以我们不得不去在它的表面并联一个金属层来降低其电阻(两个电阻并联后阻值比最小的还要小),所以我们需要在掺杂的半导体表面在形成一层金属硅化物来达到降低半导体电阻的目的,那我们对这层金属硅化物的要求是什么?

1) 肯定是电阻率低;2) 热稳定性要好,后面还有很多热制程400(CVD)~800C(RTA)呢;3) 容易形成,low stress等等

随着半导体技术的发展,早期在亚微米时代我们几乎用的都是WSix,只是在Gate上沉积一层WSix降低gate的电阻提高Gate的开关速度,这种方法最简单,几乎就多了一道WSix CVD的制程,所以成本比较低。接着到0.25um时代引入了TiSix;再到0.18um直接过渡到CoSix时代,这个CoSix延续整个深亚微米时代,因为TiSix和CoSix消耗Si的量太大(TiSix: 2.27um, CoSix: 3.64um),所以90nm因为浅结的关系开始使用NiSix(消耗1.83umSi)。留心的同学一定注意我每个Si后面都是“x”,而不是具体的数字,且留个悬链后面介绍。

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下面就分别针对WSix和TiSix以及CoSix做详细介绍:

1、WSix Formation:主要是在Poly沉积完就直接blanket PECVD长一层WSix膜,然后通过Poly蚀刻一起将这WSix和Poly film一起吃掉留下WSix+Poly的Gate。

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而WSix CVD的制程早期是用SiH4与WF6反应,后来发展到用SiH2Cl2 (DCS)来提高速率以及比较好的膜的匹配和硅的粘附性,当然还有个主要因素是杂质含量低。主要的制程参数是DCS与WF6的气体比例它决定了WSix的“x”,通常要求x>2,防止Poly里面的Si高温下扩散进入WSix里面,但是x过大也就是意味着DCS过量,会引入氯元素/HCl的副产物,它可是主要的杂质来源,会影响栅氧可靠性。第二个因素就是温度,它可以改变WSix的相位,间接改变“x”值。其实改变“x”就是改变阻值以及应力大小。“x”越大表示硅越多,所以阻值越高,如果“x”越小表示金属越多,所以阻值越小,但是金属多的话会导致它与Poly的应力增大。

2、TiSix Formation:这是在0.25um时代的经典了,虽然它只是昙花一现,但它的理论奠定了整个Silicide/Salicide的基础,几乎所有的理论都是从TiSix来的。它的主要流程是器件做完后直接在Wafer表面沉积一层Ti,然后经过低温RTA-1(650C)让Source/Drain/Gate的Si与Ti反应形成TiSix (C49),而Spacer上因为是SiN或者Oxide而不参与反应,然后用APM+SPM洗去未反应的Ti,再经过RTA-2 (700~800C)让C49的TiSix转换相位成C54,其实还是改变x值,达到降低阻值的目的。所以这就是自对准仅在源漏区形成,所以又叫做SALICIDE (Self-Aligned Silicide)。

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那有人要问了,为啥不是一次温度成型,再去除未反应的就好?你想想如果第一次就高温,是不是横向扩散容易在Spacer上形成TiSix导致Gate到Drain/Source漏电?

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不要看起来以为TiSix很简单,实际上影响他的因素有很多,温度和表面native oxide还有Ti的厚度,这些我就不说了。主要说一些平常被忽略的因素:

1) 线宽:窄线宽(L<0.5um)的时候,Silicide阻值立刻开始升高,这也是0.18um开始采用CoSix的原因之一。其主要原因是因为窄线宽无法形成C49比较大Grain的TiSix,所以在高温下很少量的C49的TiSix转换到C54,结果如下图所示。

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2)掺杂:N+区域形成的Silicide比P+区形成的差,从剖面图上看厚度较薄且均匀性布好,这就是为什么0.25um的Rs_N+总是不稳定的原因了,主要是因为N+与P+掺杂原子在Interface堆积(pile-up)导致的势垒不同。

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3)非晶化 (Amorphous):为了形成比较均匀的TiSix,需要打一个Si implant,提前让Si表面非晶化,所以称之为PAI implant (Pre-Amorphous Implant),但是要注意Energy和Dose,防止造成Junction Leakage。

4) Si与Ti的运动机制: 在Ti与Si反应中,是Si进入Ti与Ti反应,所以属于向上反应,所以Si需要Diffuse进Ti中,容易进入到Spacer与Spacer上的Ti反应形成TiSix残留导致Gate与Source/Drain Bridge。而这一点与Co则不同,Co主要是进入Si与Si反应,所以比较不容易在Spacer上发生反应。

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3、CoSix Formation:刚刚上面介绍TiSix已经把它的缺点都讲完了,所以在0.18um的时候因为无法在窄线宽下形成比较好的Silicide并且由于Spacer上有TiSix残留,所以不得不采用CoSix来解决。

但是在CoSix有几个注意点,第一个是生产线金属沾污问题,因为它的金属活性强,容易造成前段Device WAT和GOI失效。第二个是Co Deposite完一定要有一个TiN Cap,否则Rs会很不稳定并且有Junction LKG问题,但是TiN的厚度不是key。

在0.18um时代,这个CoSix和ONO-composite Spacer可是tsmc决胜的要点,PMOS的Isat和Ioff都得到了完美优化(NMOS下ONO spacer和SiN spacer是没什么差的)。这就是为什么业界都知道从0.18um时代tsmc战胜了UMC的。

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最后附上一张半导体各种Silicide材料一览表,供大家查阅比较:

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分享文章如下:

IBM_Salicide_Mann: http://pan.baidu.com/s/1c0AtLNq

Silicide Introduction: http://pan.baidu.com/s/1sjGEKED